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本文始於2009，且分別於2011、2014年重新撰寫，以SIwave2014\HFSS2014+Designer2014將模擬結果更新(附範例)，說明貫孔效應的成份與形成原因，討論不同結構參數(板厚、孔徑、換層距離、guard GND via / dummy GND via)對貫孔寄生效應的影響，以及分別用2.5D Hybrid solver (SIwave)、3D solver (HFSS 3D Layout)分析不同型態via寬頻效應的差異。

This article is available from 2009 and is rewritten in 2011 and 2014. It is intended to introduce all about via effects and investigate the difference of via analysis with 2.5D or 3D EM solver.

  1. 理論基礎

  2. 實驗設計

  3. 頻域模擬

  4. 時域模擬

    4.1 TDR模擬

    4.2 Transient Analysis

  5. 實驗結果分析

  6. 2.5D v.s. 3D EM Solver for Via Analysis

    6.1 Single Via

    6.2 Vias with sticky anti-pad

  7. Conclusions

    7.1 訊號線的貫孔原則

    7.2 電源與地線的貫孔原則

    7.3 貫孔換層方式

    7.4 降低貫孔寄生電容，縮小pad以外的方法

    7.5 降低貫孔寄生電感，縮減板厚以外的方法

    7.6 Via Cross-talk

  8. 問題與討論

    8.1 Regarding to sec. 4.2.3, why does T0 (no via) get worse reflection than T1, T2?

    8.2 Regarding to sec. 6.1, why is SIwave consistent to HFSS for S21, but not for S11?  (重要)

    8.3 An interesting way to reduce via effect for high speed channel

    8.4 Ground Return Via(GRV)擺放方式對訊號多高頻的損失有影響?

  9. Reference

  1. 理論基礎 

在開始本章內容前，先介紹一份PCB貫孔效應的分析報告[1]，其中提到幾點：

  1. 對同一貫孔而言，dummy via比real via的電容效應大，且貫孔的電容效應與電感效應，以電容效應為主。

  2. 走線上第一個貫孔對阻抗不連續的影響最大，隨著貫孔數增加，貫孔電容效應增加不明顯。這是因為貫孔與傳輸線會造成高頻訊號損耗，所以分析儀所量到的效應也遞減。

  3. 厚度越薄的PCB，貫孔電容效應越小。(電感效應也會越小)

  4. 貫孔的電容效應，對microstrip line與stripline的影響差別不大。

  5. 線寬大於等於貫孔直徑時，貫孔所形成的阻抗不連續性幾乎消失，此時的貫孔電容效應很小。

  6. 以貫孔換層走不同層時，若是能參考同一地平面，貫孔"電容效應"較小(電感效應也會越小)，換層所引起的阻抗不連續性較輕。

讓傳輸線在換層時也能參考到同一接地層，且板子薄一點較好。

若以上結論正確，幾個問題值得進一步探討：

  1. 為何說貫孔的寄生效應以電容效應為主? 

  2. 如果走線換層，但無法參考同一個平面，該如何降低貫孔效應?

  3. 為了走線換層可以參考同一個平面，那換層時跨層少一點比較好嗎? 

  1. 實驗設計 

以SIwave畫一個六層板結構，在top layer有六條traces，分別為Trace 0~5，每段走線上數字表示該線段所在的layer層。線長47mm，線寬8mils，貫孔直徑6mils、14mils。(Trace3上的via，固定是最大貫孔直徑hole size=14mils)，Trace5的貫孔旁打兩個GND vias。

Trace 0,1用來比較單一via的效應，Trace 1,2比較多次上下換層的效應，Trace 1,3比較貫孔孔徑變大的效應，Trace 4,5比較guard ground via改善貫孔所引起的地迴路不連續，Trace 1,4比較換層跨層多寡/是否參考同一平面的差異。

製作PAD時，除了要注意hole size(6, 14mils)，還要注意pad size(錫墊環)、clearance size (當pad size固定，clearance size越小寄生電容越大)。本實驗條件pad size fix = 6mils，anti-pad size (clearance size - pad size) fix = 10mils。

堆疊結購如下所示：

上圖並沒有在內層reference plan間放0.1uF，但需要靠dummy ground via把layer2, layer5的ground plane相連

  1. 頻域模擬 

3.1 Trace2是所有線中最差的：通過三次換層、三個via的結果，在頻寬2GHz以上明顯惡化。

     Trace1、Trace3雖然只有一個貫孔，但因為有stub effect，所以其特性是次差的

這裡說頻寬在2GHz以上，傳輸線特性S21開始惡化，不代表這條線可以走2GHz訊號。因為我們考慮一個訊號的頻寬，是看它的rise time / fall time。以USB2.0, 480MHz來說，它的Tr(Tf)定義500ps，故一般考慮到0.35/Tr~0.5/Tr=700MHz~1GHz訊號不能有太大衰減，所以本文的所有傳輸線結構，單考慮single-end的特性來說，走480MHz是OK的(因為線短)，但走1GHz (DDRIII-1066)的話，trace2就不行。

頻寬考慮0.35/Tr(10%~90%)這個公式是怎麼來的呢? 其物理意義上，是考慮該頻寬內能涵蓋訊號大部分的能量。[2]
      Ref. "High-Speed Digital Design：A Handbook of Blcak Magic", Johnson, Howard W. and Martin Graham , 1993
      Keen frequency FKnee=0.5/Tr (p.2)  .... -6.8dB below -20dB/decade slope, Tr=10%~90%
                             F3dB=K/Tr (p.9)  .... -3dB below -20dB/decade slope
                                      K=0.35 for single-pulse, and K=0.338 for gaussian pulse

3.2 貫孔直徑大於線寬(都用14mils的貫孔)：Trace 1(with via stub)於3G以上，14mils hole size表現較6mils hole size差。

                                                             Trace 4,5於3G以上(no via stub)，14mils hole size表現較6mils hole size差。

3.3 Trace 4,5比較guard ground via對改善貫孔效應的影響：Trace 5旁邊有打GND Via，讓不同的參考地平面之間可以連接，以保持trace通過貫孔換層走線時，其高頻迴流路逕也能夠連續

Altera建議GND return via放在換層走線的via旁，35mils以內. [3]p.19

3.4 Trace 1,4,5比較換層跨層多寡/是否參考同一地平面的差異：在1.2GHz以內，跨層少的via較好；在1.5GHz以上，跨層多的via較好。(從頻域模擬結果好像看不出哪一種作法好，但從下一節的時域模擬結果，會看出Trace 4,5較好，因為沒有via stub)

跨層少的換層方式，遺留的via stub effect大，但via barrel所引起的寄生電感小，所以何者為SI主要issue，端看訊號工作頻寬與貫孔結構

  1. 時域模擬  

利用Designer/Nexxim模擬從SIwave萃取出來的六條traces model。

4.1 TDR模擬 

上圖TDR的解析度很差，需把SIwave的模擬頻寬設定，Stop Time從5e+009 (5GHz)改成5e+010 (50GHz)就會變成以下波形，波形解析度更好了。

TDR模擬準確度，不只與raise time of step pulse有關，還與SIwave導出的.snp模擬頻寬有關

Trace0除了特性阻抗是75歐姆較大外，傳輸線特性最好

Trace1,3很接近，在layer1換layer3的via處，明顯看到Trace3的via電融效應(下凹波形)較大，符合預期

Trace4,5的TDR很接近

Trace2最糟

從TDR波形可以發現，同樣的線寬，內層走線(Stripline)特性阻抗會小一點(49歐姆)。所以若是各層要走一樣的線寬，又想保持特性阻抗都維持在50歐姆，就要調整線寬 、堆疊結構厚度，或介質層的介電係數。

4.2 Transient Analysis 

4.2.1 選V_CLOCK_W_JITTER當Source，電壓振幅取1.8V、Tr=Tf=1ns，先接RL(1K歐姆)負載，模擬下一級的高輸入阻抗特性 。

T0訊號最好，T1,2,3則因反射引起的振盪較大，這是因為T0,4,5左右端的特性阻抗都是75歐姆，T1,2,3左端特性阻抗75，右端的特性阻抗49歐姆 。又負載接RL=1k歐姆，遠比傳輸線的特性阻抗50~75高，所以整個因反射引起的振盪很明顯

較薄的板子，capacitive via stub effect較明顯，板厚100mils以上，3.125GHz以內的訊號不用擔心stub effect。[4]p.14~15 (筆者於Stub Effect會討論)

4.2.2 若RL=50，Source signal頻率100MHz、Tr\Tf=1ns，Vpp=1.5V會得到以下波形。沒有over-shooting，但T0,T4,T5有被reflection吃掉一些

4.2.3 RL=50，Source signal頻率500MHz、Tr\Tf=200ps，Vpp=1.5V會得到以下波形。T0,T4,T5被reflection吃掉更明顯

  1. 實驗結果分析 

貫孔的寄生效應有兩種，分別是電容效應與電感效應。前者與Anti-pad size(大的好)、Via pad size(小的好)、板厚有關；後者與貫孔深度(短的好)、Via hole size(大的好)、訊號迴流路逕的連續性、板厚有關。

"板厚"是同時會增加C與L的因素，所以高速訊號板子在應力與散熱允許的條件下，PCB做薄對SI是有幫助的。
"Via hole size"是同時會影響C與L的因素，hole size大(相對pad size也大)的話，電感效應小但電容效應大。
        Altera建議板厚與貫孔的鑽孔直徑的比，大約10:1。[3]p.18

本文開頭連結的盧先生報告中，覺得貫孔的電容效應極大於電感效應，是基於其實驗條件下所觀察到的TDR結果。該文中的貫孔模型hole size是比較大的25~15mils，且強調換層參考同一地平面下，所以電感效應較輕微。另外，該文所引用的via電感公式(from High-Speed Digital Design, p.259, Howard Johnson)，原作者也說明是以假設return current path近似coaxial model的粗略計算得到的。

雖說從TDR波形看到的貫孔的電容效應大於電感效應，但一般via的寄生電容值約pF級，寄生電感值約nH級。在較小的貫孔、較厚的板子且訊號迴流路逕不連續的情況，貫孔的電感效應對訊號品質也是很有影響的。

從top layer至bottom layer的貫孔換層，會比從top layer至內層的貫孔換層好，這是因為"Via Stub Effect"的影響。但這樣的design rule是要搭配兩個前提，才不會有副作用：

  1. 若要降低via stub effect而讓換層的走線分別走在板子的top / bottom layer (the two outer layers)，這兩層的trace大多是參考不同的平面，為了確保換層走線的迴流路徑不會被中斷，在換層的via旁，伴隨著打GND via (主要是降低貫孔的電感效應，這樣的GND vias也稱作"GND islands")。如此，才可確保既降低stub effect，又不會增加loop area of current return path.

若四層板layer2、layer3分別是ground、power plane，那就要靠bypass capacitor讓迴流路逕通過。 Bypass capacitor 連接到電源迴路的寄生電感(from via and trace)會影響到bypass效果。

如果power、ground plane距離很近，可以自然形成很好的電容效應讓高頻電流迴流，而不需要太多的0.001uF，建議2.5~3mils的pp厚度[4]p.60,67
 "GND islands" (dummy via)不僅可縮短高頻迴流路徑，還可以減少兩相臨via之間的cross-talk效應。[4]p.16~19

  1. 貫孔的直徑(hole size)，不宜大於線寬。

  1. 2.5D v.s. 3D EM Solver for Via Analysis

6.1 Single Via 

For single via or typical via, SIwave is very good consistent with HFSS up to 25GHz for S21. (問題與討論8.2)

6.2 Vias with sticky anti-pad 

For the vias with sticky anti-pad, SIwave can still be consistent with HFSS up to 6GHz.

  1. Conclusions

7.1 訊號線的貫孔原則：同時在意電容與電感效應。 

所以trace貫孔換層盡量走outer layer(降低via stub effect)、板子做薄(也會增加相鄰power/ground plane的buried capacitor to bypass GHz noise)，以減少via的電感效應；在不打破地迴路的前提下撐大 Anti-pad size (Clearance hole size加大 - Via pad size縮小) 以減少via的電容效應。
Altera design rule：貫孔的鑽孔直徑與板厚的比，大約1:10。[3]p.18
     Altera design rule：power/ground plane的pp厚度(層間距)，2.5~3mils

7.2 電源與地線的貫孔原則：只在意電感效應。 

主電源迴路的寄生電感效應會引起較大的ground bounce或SSN；Decoupling capacitor上的via的寄生電感則是會降低bypass效能。所以走線貫孔的hole size大一點，板子做薄以減少電感；主電源迴路可打serial vias，decoupling capacitor的最佳處理方式則以最小寄生電感的擺放位置

7.3 貫孔換層方式：若說trace走outer layer好，是就via stub effect來說；若說要參考同一平面，那是就迴流路徑的連續性考慮。 

其實兩者都有影響，很難說何者優先，互有衝突時就要有配套措施(加GND return via或bypass capacitor，或是用"Back Drill"技術，去掉via stub effect)。

 

因訊號貫孔換層所引起的地迴路不連續性 ，如下圖所示

Via stub又稱做[Dangling via]，這也是引起resonance的原因：If the via is too long, the dangling section can develop a resonance, exacerbating the effects of its capacitance。

7.4 多層板製作時，去掉內層多的via pad (remove Non-Functional Pad, NFP)，可以有效降低via的寄生電容。 

7.5 via的寄生電感除了與板厚(貫孔長度)有關外，還取決於最近迴流路徑的位置。增加[ground island, dummy via]可以有效降低寄生電感 

只要說到電感，就要想到電流流動路徑。[5]

跨越一層內層的via，訊號的迴流路徑貼著訊號的傳遞路徑。跨越兩層內層的via，訊號的迴流路徑是透過最近的內層連接路徑，可能是另一個via或是de-coupling capacitor。

7.6 Via Cross-talk：夾在兩個訊號via中的GND via會引入cross-talk，這是共地耦合的概念。 

  1. 問題與討論

8.1 Regarding to sec. 4.2.3, why does T0 (no via) get worse reflection than T1, T2? 

Ans：從sec.4.1的TDR結果可知，在此例的傳輸線疊構條件下，microstrip line為75 ohm，strip line為50 ohm，這導致走線完全在外層的T0、T4、T5搭配50 ohm的終端時，reflection反而比T1、T2、T3較大。

8.2 Regarding to sec. 6.1, both of SIwave and HFSS use "circuit port", why is SIwave consistent to HFSS for S21, but not for S11? 

Ans：For circuit port, SIwave uses Spice type connection whereas HFSS uses field type connection. The longer the circuit port in HFSS, the higher the parasitic inductance induced.

Sec. 6.1中比較關鍵的地方是下port時，bottom layer trace的reference plane選在非相鄰層，這導致該circuit port較長 (這樣的條件下，在HFSS內也沒辦法下lump port做de-embedded以去除port端寄生電感效應)。此例這麼下port的原因是，如果把circuit port的negative terminal下到相鄰層，即兩側circuit port分別是參考PWR與GND palne，會造成S-parameter是open的， 因PWR-GND之間並沒有迴流路徑。

讀者如果有使用過HFSS Via wizard，會發現其所產生的Via model是用wave port，並固定以相鄰層當reference，air box定義為radiation。這樣跑出來的結果，如果把PWR與GND的疊構距離拉開(plane間寄生電容變小)，也會看到S-parameter在DC有很大loss，但不是完全open的，原因是其在via周圍建的plane範圍較大，有些許在PWR-GND間的寄生電容。

試著把sec. 6.1的例子改用wave port， 並以相鄰層為reference，但不設定air box為radiation，即air box預設為PEC讓兩個內層reference plane touch，則下圖wave port得到的結果是ideal的狀況，即假設via換層的迴流路徑絕對良好

此處要強調地：

1. 對於典型的single via model效應，SIwave可以準到25GHz (跟HFSS比)

2. 對於anti-pad黏在一起，內層reference plane形成slot的數個via，SIwave也能準到6GHz (跟HFSS比)

3. 不同地HFSS下port方式會導致不同結果，請注意circuit port、wave port與lump port的差異與適用條件

4. 想要抽精準via model做pre-simulation的人來說，怎麼做最好呢?

   -- 用HFSS wave port，且沒設air box boundary為radition的條件為ideal case；而取較大的參考面並設air box=radiation，為worst case

   -- 或在via前後延伸約10mm傳輸線長，HFSS求解後再用wave port de-embedded去除傳輸線長度部分。(推薦)

      這樣的作法可引入上下參考平面間較大的寄生電容耦合路徑

俗話說：魔鬼藏在細節裡，所言甚是。本文最早撰寫於四年前，時至今日筆者才發現，光用HFSS抽單一via model還有這麼多的細節需要注意。

8.3 An interesting way to reduce via effect for high speed channel [13] 

via所貢獻的阻抗不連續

降低via所貢獻的阻抗不連續的方法

優化後結果

8.4 Ground Return Via(GRV)擺放方式對訊號多高頻的損失有影響?

Ans：DesignCon 2022有一篇特別對這研究 [15]

  1. Reference 

[1] The Via's Effects on PCB Traces, 盧俊郎

[2] Bandwidth of Digital Waveforms, EMC Newsletters, Fall 2009

[3] Altera "AN529：Via Optimization for High-Speed Designs"

[4] Altera "AN315：Guidelines for Designing High-Speed FPGA PCBs"

[5] Inductance and Partial Inductance What's it all mean?, 2010 IEEE EMC
     不只有loop area會影響inductance，current density也會

[6] 本站 Lesson 4：TDR analysis by SIwave + Designer/Nexxim. 範例

[7] Via introduction I, II, Connecting Layers, and Parasitic Inductance of Bypass Capacitor, by Dr. Howard Johnson

[8] Altera Technical Brief："High-Speed Board Design Advisor High-Speed Channel Design and Layout"

[9] "PDN Design Strategies: II. Ceramic SMT Decoupling Capacitors – Does Location Matter?", IEEE EMC Society , 2006

[10] Via Asymmetry Causes Common Mode..., EMC Newsletters, Winter 2011

[11] A. Jaze, B. Archambeault, "Effects of Nearby Ground Vias on High Speed Single-ended and Differential Signals", DesignCon 2013.

[12] Eric Bogatin, "Dramatic Noise Reduction using Guard Traces with Optimized Shorting Vias", DesignCon 2013.

[13] Bo Pu, "Fast Hierarchical Optimization Method for High Speed Channel Design Using Channel Operating Margin (COM)", DesignCon2018, p.20~23.

[14] Dongyoon Seo, "Enhancement of Differential Signal Integrity by Employing a Novel Face Via Structure", IEEE Trans. Electromagn. Compat., 2018.

[15] Michael Steinberger, MathWorks, "Proper Ground Return Via Placement for 40+ Gbps Signaling", DesignCon2022.