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2. 傳輸線反射 

2.1 沒有良好終端的多重反射

本例在active line左邊打一個20ps rising time的pulse，右邊配50歐姆終端電阻，仍然有反射

Quiet line因為兩端都沒放終端阻抗，所以在NEXT與FEXT看到的除了有crosstalk的成份外，還有很明顯的多重反射成份。多重反射的週期正好是訊號在傳輸線上的傳遞延遲時間

反射成份會遞減

2.2 有良好終端的情況(傳遞延遲)

先把active line的終端電阻從50歐姆改成70歐姆

觀察此時Vo的訊號波形，active line上反射有明顯改善。(但quiet line上NEXT、FEXT的多重反射還是存在)

3. Crosstalk of single active line 

3.1 NEXT and FEXT on quiet line

延續step 2.2，再於quiet line的兩端加上終端電阻70歐姆

此時quiet line上的NEXT、FEXT成份的多重反射消失了，真的只剩下crosstalk的成份了

此例crosstalk大部分是電感性耦合的成份。上圖中active line falling edge所引發的inductive NEXT成份，波形有點被reflection吃掉的現象，讀者可以把quiet line的終端從70歐姆改成90歐姆，就可以改善了

3.2 Sweep space

3.2.1 Sweep space between the coupled lines from 0.2mm to 2.1mm

本例的Microstrip往下看reference plane距離0.7mm的FR4，single-end char. impedance約71 ohm。這就是我們在step2.2、step3.1的傳輸線終端電阻取70歐姆可以得到不錯效果的原因。

我們所習知的crosstalk 3W rule一般是指：在特性阻抗50歐姆下的傳輸線，那3W的space是安全的。以此例來說，因為特性阻抗約70歐姆(signal往reference較遠)，space=3W是不夠的。

3.2.2 如果把PCB stack-up改成H=0.4mm，space=2.1mm，再跑一次模擬結果如下圖所示，會發現當=3W時，NEXT約18mV、FEXT約30mV，crosstalk就很小了。

要跑H=0.4mm的例子，終端電阻要改成50歐姆

3.3 Sweep stack-up thickness

當stack-up變薄時，傳輸線的特性阻抗會變小 、傳遞延遲增加，且loop inductance變小，inductive coupling reduce。

從下圖放大可看出，堆疊越薄，特性阻抗越小、傳遞延遲越大、電感應耦合的crosstalk效應越小

4. Crosstalk between differential pairs 

4.1 差動訊號之間彼此的crosstalk ?

以下兩組分別是在個別active line上加上反相的pulse，在quiet line分別得到的NEXT與FEXT

可以看出，差動對中，active line對quiet line所貢獻的crosstalk彼此大小相同、極性相反

如果將兩組反向訊號同時active，即differential mode的狀況

會發現幾乎看不出原本存在的NEXT(0.12V)與FEXT(0.9V)，這是何原因呢?

筆者目前的理解是：

當我們單端驅動某一條線，觀察另一條線的NEXT、FEXT，此時觀察到的結果與active line上驅動訊號的上升緣、下降緣的Tr、Tf息息相關。當 相鄰的兩條線同時被一組反向的對稱訊號驅動時，此時原驅動訊號的上升緣、下降緣特性，當訊號出現在傳輸線的當下，其實已經被另一條線所產生的FEXT影響。所以即使原耦合路徑存在，其耦合成份也會改變，因為原訊號的上升與下降緣的特性已經被改變。  2014.04.27

4.2 差動訊號 的終端阻抗，為何要改小? (because involve coupling effect)

眼尖的讀者可能有發現，step 4.1.2的終端特性阻抗，從原本single-end characteristic impedance的70歐姆改成60歐姆。原因可參考特性阻抗一文：Coupling effect decreases both differential impedance and odd-mode impedance.

4.3 傳遞延遲(propagation delay)的作用?

觀察sec. 2.1的模擬結果，delay-time P1約280ps

我們來驗證一下這個值跟Polar算出的傳輸線延遲時間有沒有吻合

我們設定的傳輸線長50mm，Polar估算的傳遞延遲時間約5.906*50=295ps。

疑，怎麼跟Designer跑出的結果不同呢?

不是軟體的問題，是Polar模型選錯了，改成如下的coupled microstrip lines

Polar估算的傳遞延遲時間約5.641*50=282ps，跟Designer跑出的結果就一樣了。

5. 問題與討論 

5.1 為何跑出的crosstalk與2.1不同?

Ans：請檢查激發訊號是否是一個PW=200ps寬度的V_PULSE，並且傳輸線長50mm。如果pulse寬度與傳輸線長不同，那你看到的crosstalk與多重反射結果當然完全不同

5.2 Sweep Physical Length 10mm~130mm to check FEXT (多重crosstalk現象)

5.2.1

平行走線越長，FEXT理應隨時間累積越大、且pulse寬度為Tr不變(20ps)。但從模擬結果卻看到當線長超過50mm，FEXT的大小卻呈現飽和(884mV)，並且pulse寬度增加(>20ps)。

5.2.2 為了找出FEXT隨著耦合線長增加，其感應pulse的高度卻在某長度後不再增加的原因，我們觀察一下Vo隨著耦合線長增加的波形變化，如下圖所示：Physical Length 50mm以上(含)時，Vo的rising/falling在一半高度開始有變化。

假設：active line上的pulse Vi對quiet line感應的FEXT又回頭對原active line上正在傳遞的該pulse訊號產生影響，即第一次的FEXT對active line產生二次耦合(FEXT)。那這問題不管怎麼調active line或quiet line上的終端電阻都沒有用，唯有拉開space或將stack-up變薄以降低crosstalk effect才有效。

5.2.3 同樣的模擬條件再跑一次，但把active line與quiet line的space從0.7mm改成2mm。我們發現NEXT、FEXT都變小，且Physical Length變成到110mm時，FEXT才開始飽和。也就是110mm的平行耦合長度時，第一次的FEXT才影響原active line上正在傳遞的該pulse訊號

5.2.4 更進一步的圖示說明

rising time 20ps的edge，會產生下凹的三角形spike，其falling time約10ps。這樣的訊號，對原active line會再FEXT產生上下的兩根spike，使得原rising time 20ps的edge變成階梯狀；而這變形的rising edge又導致quiet line上的FEXT變成漸漸拉寬的pulse，對原active line上貢獻兩根拉開的上下spike

6. 參考資料 

[1] EMC Newsletters, Summer 2011, Design Tip, Far-End Crosstalk

[2] EMC Newsletters, Spring 2011, Design Tip, Crosstalk Estimation for Stripline Traces Crossing a Slot

[3] IEEE Transactions on Advanced Packaging, 2009, A Serpentine Guard Trace to Reduce the FEXT and the Crosstalk Induced Jitter

[4] A novel method to reduce differential crosstalk in a high-speed channel, DesignCon2015.

[5] Williamson-Lab