Sigrity SpeedXP 教學 > Realistic Decoupling Capacitor Effect on PCB

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  1. Open an PowerSI sample file

  2. Disable all Capacitor

  3. Disable all Capacitor but Add VRM

  4. Enable all Capacitor (ideal) and Add VRM

  5. Enable all Capacitor (realistic) and Add VRM

  6. Compare Z-profile of 6X1uF and 6X1nF

  1. Open an PowerSI sample file 

psi.spd

  1. Disable all Capacitor 

Disable all nets, but VCC and GND.

Active Bottom layer.

Click the color box, set VCC--orange, GND--Green.

Setup \ Circuit/Linkage Manager，disable all decoupling capacitors, and select the circuit (sink1) to generate VCC-GND port

Set sweep frequency 1K~3GHz, and run simulation.

Save as the file as psi_no decap.spd.

Save the simulation result as psi_no decap.bnp.

  1. Disable all Capacitor but Add VRM 

  1. Enable all Capacitor (ideal) and Add VRM 

Ideal Capacitor model (3.3nF)

加上幾個3.3nF decap，第一個諧振頻點位置往右移了

  1. Enable all Capacitor (realistic) and Add VRM 

realistic capacitor

因為引入了寄生電感效應，第一個諧振頻點位置略為往左移了

  1. Compare Z-profile of 6X1uF and 6X1nF 

6.1 原例中的6顆decap離主IC蠻遠的，所以不管ideal decap電容值怎麼加大(3.3nF~100nF~0.1uF~10uF)，Z-profile沒有明顯改變

6.2 重新在IC的IO pin旁，就近放6顆realistic decap (分別是100pF, 1nF, 10nF, 1uF)

做這個實驗時，電容模型的正確性很重要，不能隨便輸入，否則會看到錯誤的趨勢。取得電容S參數模型

PCB板級電容一般處理400MHz以下的Z，再高頻的部份，PKG放上去會壓下來，再更高頻就要靠on-die decap。為什麼我不說板級電容可以處理到1GHz呢? 因為實務上不可能放一顆100pF的電容在IC pin上，除非是內嵌在封裝裡，否則400M~1GHz這頻段的decoupling靠PCB板上放電容效果不是很好，因為decoupling path上會有loop inductance。